Teses e Dissertações (BDTD USP - IFSC)
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Item PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA(2016-04-19) Silva Júnior, José Teixeira daEsse trabalho tem por objetivo descrever o desenvolvimento e os atuais resultados do protótipo dataflow PIFLOW, um processador baseado no modelo de dataflow dinâmico, inspirado na Maquina Dataflow de Manchester e desenvolvido no Instituto de Física de São Carlos, da Universidade de São Paulo. Esse protótipo foi capaz de oferecer speedups muito próximos do ideal, a partir de programas que possuem grande grau de paralelismo, apresentando o grande potencial deste modelo - já bastante estudado no decorrer das últimas décadas - em oferecer desempenho superior ao de processadores sequenciais comerciais modernos.Item Discriminação em tempo real de sinais de peixes elétricos pulsadores usando FPGAs(2016-04-29) Matias, PauloPeixes elétricos de campo fraco comunicam-se por meio de descargas elétricas de forma de onda estereotipada, variando somente o intervalo entre pulsos de acordo com a informação a ser transmitida. Esse mecanismo de codificação é similar ao encontrado em diversos circuitos de neurônios conhecidos, o que torna esses animais excelentes modelos para o estudo de sistemas de comunicação naturais, permitindo experimentos que envolvem tanto aspectos comportamentais como neuroetológicos. É um desafio realizar análises de dados coletados de mais de um peixe nadando livremente, pois os padrões de descargas de órgão elétrico (DOE) dependem da posição dos animais e de suas orientações com relação aos eletrodos de medida. Contudo, como cada peixe emite uma forma de onda de DOE característica, ferramentas computacionais podem ser empregadas para associar cada DOE ao respectivo peixe. Neste trabalho, descrevemos um método computacional capaz de reconhecer DOEs de pares de peixes usando vetores de características normalizados, obtidos aplicando a transformada de Fourier e a transformada complexa de dupla árvore de pacote wavelet. Empregamos máquinas de vetores de suporte como classificadores, e um algoritmo de regra de continuidade permite resolver problemas causados por DOEs sobrepostas e saturação de sinais. Procedimentos de validação com Gymnotus sp. mostraram que as DOEs podem ser atribuídas corretamente a cada peixe com apenas dois erros por milhão de descargas. Para permitir que esse processo de discriminação ocorra em tempo real, implementamos uma arquitetura de hardware dedicada e maciçamente paralela em um field programmable gate array (FPGA) para executar a etapa de maior esforço computacional do algoritmo de discriminação. Como resultado, obtivemos um sistema híbrido de hardware e software de tempo real que foi capaz de atender a um requisito de latência máxima de 1 ms, o que permite mimetizar o tempo de resposta de importantes sistemas sensoriais elétricos de Gymnotus sp. Com o auxílio de nossa instrumentação, diversos experimentos com realimentação poderão ser propostos, permitindo que um modelo computacional interaja com dois peixes em uma preparação in vivo naturalística.Item Avaliação de técnicas de compressão de imagens para implementação em FPGA de granularidade fina(2015-03-24) Encinas Junior, Walter SotoEste trabalho analisa a viabilidade de implementação de um sistema de compressão de vídeo em FPGAs com restrições de área e de recursos de roteamento, de modo a estudar as possibilidades oferecidas por pequenas áreas de lógica reconfigurável associadas a processadores clássicos. A técnica de eliminação de redundância espacial adotada é a Transformada Wavelet (WT), ao invés da já bastante explorada Transformada Cosseno (DCT). A arquitetura selecionada para efetuar a DWT é implementada no FPGA Xilinx XC6200, que apresenta características muito interessantes de reconfiguração rápida e dinâmica. Também foi desenvolvido um modelo estatístico dos erros de quantização associados à implementação da Transformada Waveletem aritmética de ponto fixo, auxiliando uma implementação em hardware mais eficiente em termos de área e desempenho. Algumas arquiteturas alternativas para a DWT são implementadas, para avaliação dos méritos de cada uma delas. Para permitir esta implementação, uma biblioteca de funções para processamento de sinais otimizada para o FPGA XC6200 também foi desenvolvida. Os resultados mostram que um sistema completo de compressão, utilizando os filtros propostos por Daubechies pode ser implementado utilizando o equivalente a 2500 portas lógicas e atinge taxas de compressão de aproximadamente 8 vezes sem perda significativa de qualidade em imagens monocromáticas de 256x256 pixels a 30 quadros por segundoItem Síntese do subsistema de hardware para comunicação de dados com Gigabit Ethernet para o espectrômetro digital do CIERMag(2014-05-05) Corrêa, Rodrigo Rafael MelaréNeste trabalho, é apresentado o desenvolvimento de um IP de rede Ethernet com interface para o barramento Avalon para utilização em conjunto com o processador Nios II da Altera. O IPC foi adaptado do projeto Ethernet_tri_mode, e é capaz de transferir dados a velocidades de 1000, 100 e 10 Mbps. O desenvolvimento envolveu a adaptação do código para atingir os requisitos do projeto, feito segundo as diretrizes do CIERMag de manter todo o código em VHDL. Além disso, foi implementada uma interface de comunicação com o processador Nios II para tornar possível a configuração do sistema, bem como a transferência de dados através de um software sendo executado no processador. O IPC Ethernet foi projetado para ser aplicado no espectrômetro digital em desenvolvimento pelo CIERMag e teve como compromissos a baixa utilização de recursos lógicos do FPGA e, ao mesmo tempo, a disponibilização de uma alta taxa de transferência de dados para o espectrômetro. Como ferramenta de desenvolvimento, foi utilizada a plataforma Quartus II cujo fornecedor é a Altera. Já os testes em placa foram realizados em um kit de desenvolvimento DE3-150 da Terasic, o qual utiliza uma FPGA Stratix III, também da Altera. Com o intuito de testar e validar o sistema, foi desenvolvido um software para o processador Nios II capaz de receber e enviar dados através do IPC e com inteligência para responder pedidos do tipo ARP e PING. O subsistema de Gigabit Ethernet desenvolvido aqui já incorpora a versão corrente do Espectrômetro Digital de RM do CIERMag.Item Desenvolvimento e implementação de instrumentação eletrônica para criação de estímulos visuais para experimentos com o duto óptico da mosca(2009-10-09) Gazziro, Mario AlexandreO presente trabalho descreve o desenvolvimento de geradores de estímulos visuais para serem utilizados em experimentos de neurociência com invertebrados, tais como moscas. O experimento consiste na visualização de uma imagem fixa que é movida horizontalmente de acordo com os dados de estímulo recebidos. O sistema é capaz de exibir 640x480 pixels com 256 níveis intensidade a 200 frames por segundo em monitores de varredura convencional. É baseado em hardware reconfigurável (FPGA), incluindo a lógica para gerar as temporizações do vídeo, dos sinais de sincronismo, assim como da memória de vídeo. Uma lógica de controle especial foi incluída para atualizar o deslocamento horizontal da imagem, de acordo com os estímulos desejados, a uma taxa de 200 quadros por segundo. Em um dos geradores desenvolvidos, a fim de duplicar a resolução de posicionamento horizontal, passos artificiais entre-pixels foram implementados usando dois frame buffers de vídeo, contendo respectivamente os pixels ímpares e pares da imagem original a ser exibida. Esta implementação gerou um efeito visual capaz de dobrar a capacidade de posicionamento horizontal deste gerador.