Teses e Dissertações (BDTD USP - IFSC)
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Item Avaliação de técnicas de compressão de imagens para implementação em FPGA de granularidade fina(2015-03-24) Encinas Junior, Walter SotoEste trabalho analisa a viabilidade de implementação de um sistema de compressão de vídeo em FPGAs com restrições de área e de recursos de roteamento, de modo a estudar as possibilidades oferecidas por pequenas áreas de lógica reconfigurável associadas a processadores clássicos. A técnica de eliminação de redundância espacial adotada é a Transformada Wavelet (WT), ao invés da já bastante explorada Transformada Cosseno (DCT). A arquitetura selecionada para efetuar a DWT é implementada no FPGA Xilinx XC6200, que apresenta características muito interessantes de reconfiguração rápida e dinâmica. Também foi desenvolvido um modelo estatístico dos erros de quantização associados à implementação da Transformada Waveletem aritmética de ponto fixo, auxiliando uma implementação em hardware mais eficiente em termos de área e desempenho. Algumas arquiteturas alternativas para a DWT são implementadas, para avaliação dos méritos de cada uma delas. Para permitir esta implementação, uma biblioteca de funções para processamento de sinais otimizada para o FPGA XC6200 também foi desenvolvida. Os resultados mostram que um sistema completo de compressão, utilizando os filtros propostos por Daubechies pode ser implementado utilizando o equivalente a 2500 portas lógicas e atinge taxas de compressão de aproximadamente 8 vezes sem perda significativa de qualidade em imagens monocromáticas de 256x256 pixels a 30 quadros por segundoItem Projeto e construção de sistema de aquisição e processamento de dados para espectroscopia por transformada rápida de Fourier(2014-02-18) Encinas Junior, Walter SotoNo presente trabalho procurou-se desenvolver um sistema computacional para a automação de um Espectrofotômetro de Varredura Refrativa. Este sistema é baseado em um computador hospedeiro da linha IBM-PC, que pode ser de qualquer modelo, desde que possua barramento ISA de 16 bits. O sistema se divide em dois módulos - aquisição e processamento. O modulo de aquisição e capaz de atingir taxas de aquisição de ate 200 KHz, com resolução de 12 bits. É independente de controle do hospedeiro pois possui lógica de controle e sistema de armazenamento próprio. O módulo de processamento envolve o uso de um processador vetorial de sinais digitais ZORAN ZR34161 dedicado a efetuar eficientemente a Transformada Rápida de Fourier (FFT). Também opera independentemente do computador hospedeiro. Este módulo é capaz de efetuar a FFT em um vetor real de 4096 pontos em 19,64 ms